PCB上的任何一條走線在通過高頻信號的情況下都會對該信號造成時延時，蛇形走線的主要作用是補償“同一組相關”信號線中延時較小的部分，這些部分通常是沒有或比其它信號少通過另外的邏輯處理;最典型的就是時鐘線，通常它不需經(jīng)過任何其它邏輯處理，因而其延時會小于其它相關信號。高速數(shù)字PCB板的等線長是為了使各信號的延遲差保持在一個范圍內(nèi),保證系統(tǒng)在同一周期內(nèi)讀取的數(shù)據(jù)的有效性(延遲差超過一個時鐘周期時會錯讀下一周期的數(shù)據(jù)),一般要求延遲差不超過1/4時鐘周期,單位長度的線延遲差也是固定的,延遲跟線寬,線長,銅厚,板層結(jié)構(gòu)有關,但線過長會增大分布電容和分布電感,使信號質(zhì)量,所以時鐘IC引腳一般都接RC端接,但蛇形走線并非起電感的作用,相反的,電感會使信號中的上升元中的高次諧波相移,造成信號質(zhì)量惡化,所以要求蛇形線間距最少是線寬的兩倍,信號的上升時間越小就越易受分布電容和分布電感的影響.因為應用場合不同具不同的作用,如果蛇形走線在電腦板中出現(xiàn)，其主要起到一個濾波電感的作用，提高電路的抗干擾能力，電腦主機板中的蛇形走線，主要用在一些時鐘信號中，如CIClk,AGPClk，它的作用有兩點：1、阻抗匹配2、濾波電感。對一些重要信號，如INTEL HUB架構(gòu)中的HUBLink，一共13根，跑233MHz，要求必須嚴格等長，以消除時滯造成的隱患，繞線是解決辦法。一般來講，蛇形走線的線距>=2倍的線寬。PCI板上的蛇行線就是為了適應PCI33MHzClock的線長要求。若在一般普通PCB板中，是一個分布參數(shù)的 LC濾波器，還可作為收音機天線的電感線圈，短而窄的蛇形走線可做保險絲等等.

在基于信號完整性計算機分析的PCB設計方法中，最為核心的部分就是PCB板級信號完整性模型的建立，這是與傳統(tǒng)的設計方法的區(qū)別之處。SI模型的正確性將決定設計的正確性，而SI模型的可建立性則決定了這種設計方法的可行性。目前構(gòu)成器件模型的方法有兩種：一種是從元器件的電學工作特性出發(fā)，把元器件看成‘黑盒子’，測量其端口的電氣特性，提取器件模型，而不涉及器件的工作原理，稱為行為級模型。這種模型的代表是IBIS模型和S參數(shù)。其優(yōu)點是建模和使用簡單方便，節(jié)約資源，適用范圍廣泛，特別是在高頻、非線性、大功率的情況下行為級模型是一個選擇。缺點是精度較差，一致性不能保證，受測試技術(shù)和精度的影響。另一種是以元器件的工作原理為基礎，從元器件的數(shù)學方程式出發(fā)，得到的器件模型及模型參數(shù)與器件的物理工作原理有密切的關系。SPICE 模型是這種模型中應用最廣泛的一種。其優(yōu)點是精度較高，特別是隨著建模手段的發(fā)展和半導體工藝的進步和規(guī)范，人們已可以在多種級別上提供這種模型，滿足不同的精度需要。缺點是模型復雜，計算時間長。一般驅(qū)動器和接收器的模型由器件廠商提供，傳輸線的模型通常從場分析器中提取，封裝和連接器的模型即可以由場分析器提取，又可以由制造廠商提供。在電子設計中已經(jīng)有多種可以用于PCB板級信號完整性分析的模型，其中最為常用的有三種，分別是SPICE、IBIS和Verilog-AMS、VHDL-AMS。

北京廠家貼片SMT1.寄生電容過孔本身存在著對地或電源的寄生電容，如果已知過孔在內(nèi)層上的隔離孔直徑為D2;廠家貼片SMT過孔焊盤的直徑為D1;PCB的厚度為T;板基材的相對介電常數(shù)為ε;過孔的寄生電容延Κ了電路中信號的上升時問，降低了電路的速度。如果一塊厚度為25mil的PCB，使用內(nèi)徑為10mil，焊盤直徑為20mil的過孔，內(nèi)層電氣間隙寬度為32mil時，可以通過上面的公式近似算出過孔的寄生電容大致為0.259 pF。如果走線的特性阻抗為30Ω,則該寄生電容引起的信號上升時間延長量。系數(shù)1/2是因為過孔在走線的中途。從這些數(shù)值可以看出，盡管單個過孔的寄生電容引起的上升沿變緩的效用不是很明顯，但是如果走線中多次使用過孔進行層間的切換，設計者還是要慎重考慮的。2.寄生電感過孔還具有與其高度和直徑直接相關的串聯(lián)寄生電感。若九是過孔的高度;d是中心鉆孔的直徑;則過孔的寄生電感L近似為在高速數(shù)字電路的設計中，寄生電感帶來的危害超過寄生電容的影響。過孔的寄生串聯(lián)電感會削弱旁路電容在電源或地平面濾除噪聲的作用，減弱整個電源系統(tǒng)的濾波效用c因此旁路和去耦電容的過孔應該盡可能短，以使其電感值最小。通過上面對過孔寄生特性的分析，為了減小過孔的寄生效應帶來的不利影響，在進行高速PCB設計時應盡量做到：· 盡量減少過孔，尤其是時鐘信號走線;· 使用較薄的PCB有利于減小過孔的兩種寄生參數(shù);· 過孔阻抗應該盡可能與其連接的走線的阻抗相匹配，以便減小信號的反射;

從IC芯片的發(fā)展及封裝形式來看，芯片體積越來越小、引腳數(shù)越來越多;同時，由于近年來IC工藝的發(fā)展，使得其速度也越來越高。這就帶來了一個問題，即電子設計的體積減小導致電路的布局布線密度變大，而同時信號的頻率還在提高，從而使得如何處理高速信號問題成為一個設計能否成功的關鍵因素。隨著電子系統(tǒng)中邏輯復雜度和時鐘頻率的迅速提高，信號邊沿不斷變陡，印刷電路板的線跡互連和板層特性對系統(tǒng)電氣性能的影響也越發(fā)重要。對于低頻設計，線跡互連和板層的影響可以不考慮，但當頻率超過50 MHz時，互連關系必須考慮，而在*定系統(tǒng)性能時還必須考慮印刷電路板板材的電參數(shù)。因此，高速系統(tǒng)的設計必須面對互連延遲引起的時序問題以及串擾、傳輸線效應等信號完整性(Signal Integrity，SI)問題。當硬件工作頻率增高后，每一根布線網(wǎng)絡上的傳輸線都可能成為發(fā)射天線，對其他電子設備產(chǎn)生電磁輻射或與其他設備相互干擾，從而使硬件時序邏輯產(chǎn)生混亂。電磁兼容性(Electromagnetic Compatibility，EMC)的標準提出了解決硬件實際布線網(wǎng)絡可能產(chǎn)生的電磁輻射干擾以及本身抵抗外部電磁干擾的基本要求。1 高速數(shù)字電路設計的幾個基本概念在高速數(shù)字電路中，由于串擾、反射、過沖、振蕩、地彈、偏移等信號完整性問題，本來在低速電路中無需考慮的因素在這里就顯得格外重要;另外，隨著現(xiàn)有電氣系統(tǒng)耦合結(jié)構(gòu)越來越復雜，電磁兼容性也變成了一個不能不考慮的問題。要解決高速電路設計的問題，首先需要真正明白高速信號的概念。高速不是就頻率的高低來說的，而是由信號的邊沿速度決定的，一般認為上升時間小于4倍信號傳輸延遲時可視為高速信號。即使在工作頻率不高的系統(tǒng)中，也會出現(xiàn)信號完整性的問題。這是由于隨著集成電路工藝的提高，所用器件I/O端口的信號邊沿比以前更陡更快，因此在工作時鐘不高的情況下也屬于高速器件，隨之帶來了信號完整性的種種問題。