湖北專業(yè)貼片SMT覆銅，就是將PCB上閑置的空間作為基準面，然后用固體銅填充，這些銅區(qū)又稱為灌銅。專業(yè)貼片SMT敷銅的意義在于，減小地線阻抗，提高抗干擾能力;降低壓降，提高電源效率;還有，與地線相連，減小環(huán)路面積。如果PCB的地較多，有SGND、AGND、GND，等等，如何覆銅?我的做法是，根據PCB板面位置的不同，分別以最主要的“地”作為基準參考來獨立覆銅，數字地和模擬地分開來敷銅自不多言。同時在覆銅之前，首先加粗相應的電源連線：V5.0V、V3.6V、V3.3V(SD卡供電)，等等。這樣一來，就形成了多個不同形狀的多變形結構。覆銅需要處理好幾個問題：一是不同地的單點連接，二是晶振附近的覆銅，電路中的晶振為一高頻發(fā)射源，做法是在環(huán)繞晶振敷銅，然后將晶振的外殼另行接地。三是孤島(死區(qū))問題，如果覺得很大，那就定義個地過孔添加進去也費不了多大的事。另外，大面積覆銅好還是網格覆銅好，不好一概而論。為什么呢?大面積覆銅，如果過波峰焊時，板子就可能會翹起來，甚至會起泡。從這點來說，網格的散熱性要好些。通常是高頻電路對抗干擾要求高的多用網格，低頻電路有大電流的電路等常用完整的鋪銅。補充下：在數字電路中，特別是帶MCU的電路中，兆級以上工作頻率的電路，敷銅的作用就是為了降低整個地平面的阻抗。更具體的處理方法我一般是這樣來操作的：各個核心模塊(也都是數字電路)在允許的情況下也會分區(qū)敷銅，然后再用線把各個敷銅連接起來，這樣做的目的也是為了減小各級電路之間的影響。對于數字電路模擬電路 混合的電路，地線的獨立走線，以及到最后到電源濾波電容處的匯總就不多說了，大家都清楚。不過有一點：模擬電路里的地線分布，很多時候不能簡單敷成一片銅皮就了事，因為模擬電路里很注重前后級的互相影響，而且模擬地也要求單點接地，所以能不能把模擬地敷成銅皮還得根據實際情況處理。(這就要求對所用到的模擬IC的一些特殊性能還是要了解的)

1、PCB分板機對于運轉問題的原因：蓄電池沒有充足電力，蓄電池和啟動電機之間的連接斷開。蓄電池或接線卡子出現的氧化的現象;電磁開關與兩大接線柱接觸不良或是導流片被嚴重燒蝕;電刷出現磨損、折斷或是電刷卡在刷架中;電刷整流器間存在油污或是整流片的嚴重燒蝕。2、繞組部分短路或斷路：有三個原因會出現這種情況，一是電樞繞組或是換向器片出現脫焊現象，二是軸承或銅套出現磨損導致轉子掃膛，三是在安裝的時候4個電刷的位置裝錯了或是新?lián)Q的軸套間隙過大。PCB分板機啟動時空轉：撥叉安裝不正確，撥叉滑柱裝置在挪動襯套內讓電動機齒輪不可能與撥叉一同轉動。3.PCB分板機啟動電機就會轉動。電磁開關鐵芯和接盤推桿間間的間隙太大會造成單向離合器打滑，無法帶動飛輪齒圈轉動。啟動電機齒輪一旦嚴重磨損，就會無法與飛輪齒圈很好地磨合。電磁開關常吸常開，是指在按下啟動開關后，電磁開關的鐵芯剛被吸上去就會馬上脫下來，脫下來后又會被吸上去，然后又馬上脫下來，達不到啟動發(fā)起機的效果1。呈現這種毛病現象的常見緣由是堅持線圈斷路。

1.系統(tǒng)布局是否保證布線的合理或者最優(yōu)，是否能保證布線的可靠進行，是否能保證電路工作的可靠性。在布局的時候需要對信號的走向以及電源和地線網絡有整體的了解和規(guī)劃。2.印制板尺寸是否與加工圖紙尺寸相符，能否符合PCB制造工藝要求、有無行為標記。這一點需要特別注意，不少PCB板的電路布局和布線都設計得很漂亮、合理，但是疏忽了定位接插件的精確定位，導致設計的電路無法和其他電路對接。3.元件在二維、三維空間上有無沖突。注意器件的實際尺寸，特別是器件的高度。在焊接免布局的元器件，高度一般不能超過3mm。4.元件布局是否疏密有序、排列整齊，是否全部布完。在元器件布局的時候，不僅要考慮信號的走向和信號的類型、需要注意或者保護的地方，同時也要考慮器件布局的整體密度，做到疏密均勻。5.需經常更換的元件能否方便地更換，插件板插入設備是否方便。應保證經常更換的元器件的更換和接插的方便和可靠。6.調整可調元件是否方便。7.熱敏元件與發(fā)熱元件之間是否有適當的距離。8.在需要散熱的地方是否裝有散熱器或者風扇，空氣流是否通暢。應注意元器件和電路板的散熱。9.信號走向是否順暢且互連最短。10.插頭、插座等與機械設計是否矛盾。11.線路的干擾問題是否有所考慮。12.電路板的機械強度和性能是否有所考慮。13.電路板布局的藝術性及其美觀性。

解決EMI問題的辦法很多，現代的EMI抑制方法包括：利用EMI抑制涂層、選用合適的EMI抑制零配件和EMI仿真設計等。本文從最基本的PCB布板出發(fā)，討論PCB分層堆疊在控制EMI輻射中的作用和設計技巧。電源匯流排在IC的電源引腳附近合理地安置適當容量的電容，可使IC輸出電壓的跳變來得更快。然而，問題并非到此為止。由于電容呈有限頻率響應的特性，這使得電容無法在全頻帶上生成干凈地驅動IC輸出所需要的諧波功率。除此之外，電源匯流排上形成的瞬態(tài)電壓在去耦路徑的電感兩端會形成電壓降，這些瞬態(tài)電壓就是主要的共模EMI干擾源。我們應該怎么解決這些問題?就我們電路板上的IC而言，IC周圍的電源層可以看成是優(yōu)良的高頻電容器，它可以收集為干凈輸出提供高頻能量的分立電容器所泄漏的那部份能量。此外，優(yōu)良的電源層的電感要小，從而電感所合成的瞬態(tài)信號也小，進而降低共模EMI。當然，電源層到IC電源引腳的連線必須盡可能短，因為數位信號的上升沿越來越快，最好是直接連到IC電源引腳所在的焊盤上，這要另外討論。為了控制共模EMI，電源層要有助于去耦和具有足夠低的電感，這個電源層必須是一個設計相當好的電源層的配對。有人可能會問，好到什么程度才算好?問題的答案取決于電源的分層、層間的材料以及工作頻率(即IC上升時間的函數)。通常，電源分層的間距是6mil，夾層是FR4材料，則每平方英寸電源層的等效電容約為75pF。顯然，層間距越小電容越大。

如果阻抗變化只發(fā)生一次，例如線寬從8mil變到6mil后，一直保持6mil寬度這種情況，要達到突變處信號反射噪聲不超過電壓擺幅的5%這一噪聲預算要求，阻抗變化必須小于10%。這有時很難做到，以 FR4板材上微帶線的情況為例，我們計算一下。如果線寬8mil，線條和參考平面之間的厚度為4mil，特性阻抗為46.5歐姆。線寬變化到6mil后特性阻抗變成54.2歐姆，阻抗變化率達到了20%。反射信號的幅度必然超標。至于對信號造成多大影響，還和信號上升時間和驅動端到反射點處信號的時延有關。但至少這是一個潛在的問題點。幸運的是這時可以通過阻抗匹配端接解決問題。如果阻抗變化發(fā)生兩次，例如線寬從8mil變到6mil后，拉出2cm后又變回8mil。那么在2cm長6mil寬線條的兩個端點處都會發(fā)生反射，一次是阻抗變大，發(fā)生正反射，接著阻抗變小，發(fā)生負反射。如果兩次反射間隔時間足夠短，兩次反射就有可能相互抵消，從而減小影響。假設傳輸信號為1V，第Y次正反射有0.2V被反射，1.2V繼續(xù)向前傳輸，第二次反射有 -0.2*1.2 = 0.24v被反射回。再假設6mil線長度極短，兩次反射幾乎同時發(fā)生，那么總的反射電壓只有0.04V，小于5%這一噪聲預算要求。因此，這種反射是否影響信號，有多大影響，和阻抗變化處的時延以及信號上升時間有關。研究及實驗表明，只要阻抗變化處的時延小于信號上升時間的20%，反射信號就不會造成問題。如果信號上升時間為1ns，那么阻抗變化處的時延小于0.2ns對應1.2英寸，反射就不會產生問題。也就是說，對于本例情況，6mil寬走線的長度只要小于3cm就不會有問題。

一、沉金板與鍍金板的區(qū)別二、為什么要用鍍金板隨著IC 的集成度越來越高，IC腳也越多越密。而垂直噴錫工藝很難將成細的焊盤吹平整，這就給SMT的貼裝帶來了難度;另外噴錫板的待用壽命(shelf life)很短。而鍍金板正好解決了這些問題： 1對于表面貼裝工藝，尤其對于0603及0402 超小型表貼，因為焊盤平整度直接關系到錫膏印制工序的質量，對后面的再流焊接質量起到決定性影響，所以，整板鍍金在高密度和超小型表貼工藝中時常見到。2在試制階段，受元件采購等因素的影響往往不是板子來了馬上就焊，而是經常要等上幾個星期甚至個把月才用，鍍金板的待用壽命(shelf life)比鉛錫合金長很多倍所以大家都樂意采用。再說鍍金PCB在度樣階段的成本與鉛錫合金板相比相差無幾。但隨著布線越來越密，線寬、間距已經到了3-4MIL。因此帶來了金絲短路的問題：隨著信號的頻率越來越高，因趨膚效應造成信號在多鍍層中傳輸的情況對信號質量的影響越明顯：趨膚效應是指：高頻的交流電，電流將趨向集中在導線的表面流動。根據計算，趨膚深度與頻率有關：鍍金板的其它缺點在沉金板與鍍金板的區(qū)別表中已列出。